Logo des Repositoriums

Auflistung nach Autor:in "Vierhaus, Heinrich T."

1 - 4 von 4
  • Konferenzbeitrag
    Detection and correction of logic errors using extra time slots
    (INFORMATIK 2015, 2015) Dicorato, Davide; Vierhaus, Heinrich T.
    Digital integrated circuits fabricated in nano-technologies have first shown to be more vulnerable to transient errors effects than their predecessors. But they also show effects of stressinduced defects resulting in early life-time failures. In general, power dissipation problems and dielectric stress, due to high field strength, are the main reasons for shortened life-time expectations. On the other hand, system designers require highly reliable and long-time dependable hardware, for example in automotive applications. On-line error detection andcompensation using either codes or, in the more general case, double or triple modular redundancy (DM R and TM R), has been used for decades, but causes higher power dissipation in nano-logic, additional stress, and is therefore no cure in terms of life-time extension. Savings on hardware and power are possible, if resources can be re-allocated to produce local TM R upon demand. However, such techniques may cause sudden signal delays after the detection of errors, which are not easy to handle in synchronous systems. In this paper we present a pseudo-TM R approach, which has little influence on timing in the “good case” and performs a regular error correction within 3 extra clock cycles under error correction without limits on the fault model .
  • Konferenzbeitrag
    Logic self repair
    (ARCS'06, 19th International Conference on Architecture of Computing Systems, 2006) Gahlke, Christian; Kothe, René; Vierhaus, Heinrich T.
  • Konferenzbeitrag
    Power-/ Timing – Optimierung für Zellen-basierte Digitalschaltungen in Submikron-Technologien
    (Informatk 2005. Informatik Live! Band 1, 2005) Vierhaus, Heinrich T.; Rossmann, Helmut
    Der physikalische Entwurf digitaler Schaltungen auf der Basis logischer Grundzellen war lange Zeit „Stand der Technik“ und durch kommerzielle Entwurfswerkzeuge gut beherrscht. Mit der Verwendung von Deep-Submicron- Technologien verlagern sich einerseits die wirksamen Signalverzögerungen von den Gattern zu den Verbindungsleitungen, andererseits ist die Optimierung der Verbindungsstrukturen in nicht-trivialer Weise mit der Verlustleistung verknüpft. Nachfolgend werden die Probleme und erste Lösungsansätze für einen „Deep Submicron“-tauglichen Entwurfsprozess beim physikalischen Entwurf von Standardzellen-Layouts beschrieben.
  • Konferenzbeitrag
    Test eingebetteter Prozessoren im Zielsystem mit hoher diagnostischer Auflösung
    (INFORMATIK 2015, 2015) Gleichner, Christian; Vierhaus, Heinrich T.
    Strukturorientierte Tests können eingesetzt werden, um die Funktionstüchtigkeit hochintegrierter Schaltungen zu überprüfen. Der Produktionstest wird von einer speziellen, schaltungsinternen Testlogik unterstützt, die über dedizierte I/O-Kanäle angesteuert wird. Im Zielsystem ist diese Schnittstelle aber nicht verfügbar. Um einen erweiterten Systemtest mit diagnostischen Fähigkeiten im Feld zu realisieren, bietet es sich an, den Testzugang über vorhandene Standardschnittstellen zu ermöglichen. Die in dieser Arbeit vorgestellte Testschnittstelle erlaubt es, Testroutinen für den im Zielsystem eingebetteten Prozessor durchzuführen, welche über den stets unvollständigen funktionalen Test hinaus auch strukturorientierte Tests mit hoher Fehlerüberdeckung umfassen.