Köhler, SteffenSpallek, Rainer G.Eibl, MaximilianGaedke, Martin2017-08-282017-08-282017978-3-88579-669-5Zur High-Performance Simulation von Prozessorarchitekturen und deren Modellierung auf Befehlssatzebene kommen häufig Verfahren zur Anwendung, die den auszuführenden Zielcode mittels Dynamic Binary Translation (DBT) direkt auf den Prozessor des Simulationshosts abbilden. Während für Standardoperationen eine gute Abbildbarkeit des Befehlssatzmodells auf den Prozessor des Simulationshosts gegeben ist, lassen sich Modelle komplexer Spezialbefehle oder Peripherie nur ineffizient durch die Befehlssatzarchitektur des Simulationshosts nachbilden. In unserem Beitrag stellen wir die Modellintegration und Co-Simulation dieser anwendungsspezifischen Komponenten auf Basis von FPGA-Technologie vor. Als Hardwareplatform anwendungsspezifischer Funktionalität fungiert dabei ein FPGA-Accelerator, der mittels PCIe-Schnittstelle an das von uns entwickelte RUBICS-Simulationsframework (Retargetable Universal Binary Instruction Conversion Simulator) angebunden wird. RUBICS stellt ein flexibles Werkzeug zur Modellierung und Evaluation kompletter, eingebetteter Prozessorarchitekturen (SoC) auf einem hohen Abstraktionsniveau (Befehlsebene, IO-Verhalten) basierend auf der ECMA CLR-Plattform dar. Ausgehend von einem in einer dedizierten Architekturbeschreibungssprache (ADL) vorliegenden ARMv7 Strukturund Verhaltensmodell wird die exemplarische Modellierung eines FPGA-basierten FFT-Prozessors als anwendungsspezifisches Peripheriegerät der ARMv7-Architektur aufgezeigt und analysiert.deProcessor SimulationDynamic Binary TranslationFPGA Accelerator10.18420/in2017_451617-5468